Modeling and Analysis of Noise and Interconnects for On-Chip Communication Link Design

This thesis considers modeling and analysis of noise and interconnects in onchip communication. Besides transistor count and speed, the capabilities of a modern design are often limited by on-chip communication links. These links typically consist of multiple interconnects that run parallel to each other for long distances between functional or memory blocks. Due to the scaling of technology, the interconnects have considerable electrical parasitics that affect their performance, power dissipation and signal integrity. Furthermore, because of electromagnetic coupling, the interconnects in the link need to be considered as an interacting group instead of as isolated signal paths. There is a need for accurate and computationally effective models in the early stages of the chip design process to assess or optimize issues affecting these interconnects. For this purpose, a set of analytical models is developed for on-chip data links in this thesis. First, a model is proposed for modeling crosstalk and intersymbol interference. The model takes into account the effects of inductance, initial states and bit sequences. Intersymbol interference is shown to affect crosstalk voltage and propagation delay depending on bus throughput and the amount of inductance. Next, a model is proposed for the switching current of a coupled bus. The model is combined with an existing model to evaluate power supply noise. The model is then applied to reduce both functional crosstalk and power supply noise caused by a bus as a trade-off with time. The proposed reduction method is shown to be effective in reducing long-range crosstalk noise. The effects of process variation on encoded signaling are then modeled. In encoded signaling, the input signals to a bus are encoded using additional signaling circuitry. The proposed model includes variation in both the signaling circuitry and in the wires to calculate the total delay variation of a bus. The model is applied to study level-encoded dual-rail and 1-of-4 signaling. In addition to regular voltage-mode and encoded voltage-mode signaling, current-mode signaling is a promising technique for global communication. A model for energy dissipation in RLC current-mode signaling is proposed in the thesis. The energy is derived separately for the driver, wire and receiver termination.Siirretty Doriast

High-performance long NoC link using delay-insensitive current-mode signaling

High-performance long-range NoC link enables efficient implementation of network-on-chip topologies which inherently require high-performance long-distance point-to-point communication such as torus and fat-tree structures. In addition, the performance of other topologies, such as mesh, can be improved by using high-performance link between few selected remote nodes.We presented novel implementation of high-performance long-range NoC link based onmultilevel current-mode signaling and delayinsensitive two-phase 1-of-4 encoding. Current-mode signaling reduces the communication latency of long wires significantlycompared to voltage-mode signaling, making it possible to achieve high throughput without pipelining and/or using repeaters. The performance of the proposed multilevel current-mode interconnect is analyzed and compared with two reference voltage mode interconnects. These two reference interconnects are designed using two-phase 1-of-4 encoded voltage-mode signaling, one with pipeline stages and the other using optimal repeater insertion. The proposed multilevel current-mode interconnect achieves higher throughput and lower latency than the two reference interconnects. Its throughput at 8mm wire length is 1.222GWord/swhich is 1.58 and 1.89 times higher than the pipelined and optimal repeater insertion interconnects, respectively. Furthermore, its power consumption is less than the optimal repeater insertion voltage-mode interconnect, at 10mm wire length its power consumption is 0.75mW while the reference repeater insertion interconnect is 1.066 mW. The effect of crosstalk is analyzed using four-bit parallel data transfer with the best-case and worst-case switching patterns and a transmission line model which has both capacitive coupling and inductive coupling.</p

Johdon harkinnanvaraisuus liikearvon arvonalentumistestauksessa - Tilintarkastajan näkökulma

IAS 36 -standardin mukainen liikearvon arvonalentumistestaus on johdon harkintaa vaativa prosessi. Yrityksen johto joutuu käyttämään harkintaansa testauksessa muun muassa rahavirtaennusteiden laadinnassa, diskonttauskoron määrittämisessä, rahavirtaa tuottavien yksiköiden määrittelyssä ja liikearvon kohdistamisessa. Tutkimusten mukaan tämä liikearvon arvonalentumistestaukseen sisältyvä harkinnanvaraisuus tarjoaa yritysjohdolle mahdollisuuden vaikuttaa arvonalentumistestauksen lopputulokseen ja sitä kautta yrityksen tulokseen. Tutkimuksessa keskitytään liikearvon arvonalentumistestauksen harkinnanvaraisuuden aiheuttamiin haasteisiin tilintarkastajan näkökulmasta. Tutkimuksessa pyritään selvittämään, kuinka tilintarkastajat varmistuvat liikearvon arvonalentumistestauksen oikeellisuudesta ja aiheuttaako arvonalentumistestaukseen sisältyvä harkinnanvaraisuus ongelmia tilintarkastajille. Tutkimuksen lähdeaineistona käytettiin kansainvälisiä IFRS-tilinpäätösstandardeja, tilintarkastajien työtä sääteleviä kansainvälisiä ISA-standardeja sekä aihealuetta käsitteleviä tieteellisiä tutkimuksia, lehtiartikkeleita, kirjoja, asiantuntijoiden julkaisuja sekä Finanssivalvonnan raportteja. Näiden lähteiden pohjalta luotiin tutkimuksen teoreettinen viitekehys, jonka keskiössä ovat tilintarkastaminen, arvionvaraisiin eriin ja liikearvon arvonalentumistestauksiin sisältyvä harkinnanvaraisuus sekä talouden epävarmuuden aiheuttamat haasteet. Tutkimuksen empiirinen aineisto kerättiin neljällä teemahaastattelulla. Haastateltavat olivat liikearvon arvonalentumistestauksen tarkastamisen parissa työskenteleviä KHT-tilintarkastajia. Tutkimuksen perusteella liikearvon arvonalentumistestauksen tilintarkastaminen on haastava ja monimuotoinen tehtävä. Liikearvon arvonalentumistestauksen tarkastaminen perustuu arvonalentumistestauksen osatekijöiden oikeellisuudesta varmistumiseen. Tarkastustyössä tilintarkastajat perehtyvät arvonalentumistestauksessa käytettyyn laskentamalliin ja arvioivat johdon tekemien oletusten järkevyyttä. Apuna tarkastuksessa käytetään julkista informaatioita sekä tarvittaessa muiden asiantuntijoiden apua. Haastatellut tilintarkastajat näkivät arvonalentumistestaukseen sisältyvän harkinnanvaraisuuden ongelmallisena, mutta välttämättömänä osana testauksen suorittamista. Haastavimpana liikearvon arvonalentumistestauksen tilintarkastamisen osa-alueena haastatellut tilintarkastajat pitivät rahavirtaennusteiden ja erityisesti terminaaliarvon tarkastamista. Viime vuosien aikainen talouden epävarmuus oli haastateltujen mukaan lisännyt liikearvon arvonalentumistestauksen tilintarkastamisen haasteellisuutta ja sen tarkastamiseen liittyvää riskiä. Asiasanat:Liikearvo, arvonalentumistestaus, IAS 36, tilintarkastamine

Johdon harkinnanvaraisuus liikearvon arvonalentumistestauksessa - Tilintarkastajan näkökulma

IAS 36 -standardin mukainen liikearvon arvonalentumistestaus on johdon harkintaa vaativa prosessi. Yrityksen johto joutuu käyttämään harkintaansa testauksessa muun muassa rahavirtaennusteiden laadinnassa, diskonttauskoron määrittämisessä, rahavirtaa tuottavien yksiköiden määrittelyssä ja liikearvon kohdistamisessa. Tutkimusten mukaan tämä liikearvon arvonalentumistestaukseen sisältyvä harkinnanvaraisuus tarjoaa yritysjohdolle mahdollisuuden vaikuttaa arvonalentumistestauksen lopputulokseen ja sitä kautta yrityksen tulokseen. Tutkimuksessa keskitytään liikearvon arvonalentumistestauksen harkinnanvaraisuuden aiheuttamiin haasteisiin tilintarkastajan näkökulmasta. Tutkimuksessa pyritään selvittämään, kuinka tilintarkastajat varmistuvat liikearvon arvonalentumistestauksen oikeellisuudesta ja aiheuttaako arvonalentumistestaukseen sisältyvä harkinnanvaraisuus ongelmia tilintarkastajille. Tutkimuksen lähdeaineistona käytettiin kansainvälisiä IFRS-tilinpäätösstandardeja, tilintarkastajien työtä sääteleviä kansainvälisiä ISA-standardeja sekä aihealuetta käsitteleviä tieteellisiä tutkimuksia, lehtiartikkeleita, kirjoja, asiantuntijoiden julkaisuja sekä Finanssivalvonnan raportteja. Näiden lähteiden pohjalta luotiin tutkimuksen teoreettinen viitekehys, jonka keskiössä ovat tilintarkastaminen, arvionvaraisiin eriin ja liikearvon arvonalentumistestauksiin sisältyvä harkinnanvaraisuus sekä talouden epävarmuuden aiheuttamat haasteet. Tutkimuksen empiirinen aineisto kerättiin neljällä teemahaastattelulla. Haastateltavat olivat liikearvon arvonalentumistestauksen tarkastamisen parissa työskenteleviä KHT-tilintarkastajia. Tutkimuksen perusteella liikearvon arvonalentumistestauksen tilintarkastaminen on haastava ja monimuotoinen tehtävä. Liikearvon arvonalentumistestauksen tarkastaminen perustuu arvonalentumistestauksen osatekijöiden oikeellisuudesta varmistumiseen. Tarkastustyössä tilintarkastajat perehtyvät arvonalentumistestauksessa käytettyyn laskentamalliin ja arvioivat johdon tekemien oletusten järkevyyttä. Apuna tarkastuksessa käytetään julkista informaatioita sekä tarvittaessa muiden asiantuntijoiden apua. Haastatellut tilintarkastajat näkivät arvonalentumistestaukseen sisältyvän harkinnanvaraisuuden ongelmallisena, mutta välttämättömänä osana testauksen suorittamista. Haastavimpana liikearvon arvonalentumistestauksen tilintarkastamisen osa-alueena haastatellut tilintarkastajat pitivät rahavirtaennusteiden ja erityisesti terminaaliarvon tarkastamista. Viime vuosien aikainen talouden epävarmuus oli haastateltujen mukaan lisännyt liikearvon arvonalentumistestauksen tilintarkastamisen haasteellisuutta ja sen tarkastamiseen liittyvää riskiä. Asiasanat:Liikearvo, arvonalentumistestaus, IAS 36, tilintarkastamine